این مخزن شامل مجموعه‌ای از پروژه‌های درس آزمایشگاه مدارهای منطقی است که با استفاده از زبان Verilog و ابزارهای طراحی دیجیتال توسعه یافته‌اند. پروژه‌ها شامل طراحی، شبیه‌سازی و پیاده‌سازی مدارهای منطقی مختلف هستند.
برای طراحی و شبیه‌سازی مدارهای منطقی، از ابزارهای زیر استفاده شده است:
- ISE Xilinx – طراحی، سنتز و پیاده‌سازی روی FPGA
- ModelSim – شبیه‌سازی و تحلیل کدهای Verilog
- Verilog HDL – زبان توصیف سخت‌افزار برای طراحی مدارهای منطقی
۱. این مخزن را کلون کنید:
git clone https://github.com/naseridev/LogicLabWorks
سپس وارد پوشه مخزن شوید:
cd LogicLabWorks
۲. باز کردن پروژه‌ها در ISE Xilinx
هر پروژه در یک پوشه جداگانه قرار دارد. برای باز کردن یک پروژه:
- ISE Xilinx را اجرا کنید.
- گزینه Open Project را انتخاب کنید.
- به مسیر پوشه مخزن بروید و وارد یکی از پوشه‌های پروژه شوید.
- فایل پروژه (.xise) را انتخاب کرده و باز کنید.
- طراحی و سنتز مدار را انجام دهید.